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Cerebras CS-4 : une plaque de silicium entière, pas des petits GPU
Cerebras ne fait pas « un GPU plus gros ». L’idée, depuis 2019, c’est de ne plus scier le wafer : une plaque de 46 225 mm², SRAM sur le silicium, pas de HBM externe. Le CS-4 (18 août 2026) en met trois dans un rack. Voici d’abord l’écart avec avant.
Le 18 août 2026, Cerebras a présenté le CS-4 (ouvre cerebras.ai dans un nouvel onglet) : un rack de datacenter avec trois wafers dedans, pas trois cartes graphiques. La boîte annonce jusqu’à 30× plus rapide que des systèmes GPU, d’après ses tests internes et Artificial Analysis (ouvre cerebras.ai dans un nouvel onglet) (août 2026). Les perfs varient selon le modèle et la config — on y revient.
Avant d’expliquer ce que ça fait réellement à l’inférence, il faut regarder le silicium. Parce que Cerebras ne vend pas « un GPU plus gros ». Ils ont changé la procédure de départ.
Photo Cerebras, kit presse. Ce rectangle doré, c’est un processeur — pas une plaque en attente d’être découpée.
Avant : on scie la plaque
Depuis plus de cinquante ans, tout le monde fait la même chose. On grave un wafer de 300 mm. Puis on le découpe en dizaines ou centaines de petits rectangles : les dies. Chaque die devient une puce. On l’encapsule. On lui colle de la mémoire HBM à côté. On aligne plusieurs de ces cartes dans un serveur. Elles se parlent par NVLink, InfiniBand, PCIe — des câbles, des switches, de la synchro.
Ça marche. C’est toute l’industrie GPU.
Le prix de cette méthode : dès qu’un défaut de fabrication tombe sur un die, tout le die est mort. Alors on fait les dies petits. Un H100, Cerebras le donne à 814 mm². Un B200, deux dies pour environ 1 600 mm². La règle non écrite : plus c’est grand, plus un grain de poussière ruine du silicium cher.
Schéma YatoFix. Surface 46 225 mm² : whitepaper Cerebras, 17 oct. 2025 (ouvre cerebras.ai dans un nouvel onglet).
Cerebras publie le dessin scolaire de cette règle. Mêmes défauts (points rouges), deux tailles de découpe : 87 % de dies bons à gauche, 54 % à droite.
Schéma Cerebras, whitepaper yield, 17 oct. 2025. « The bigger the chip, the worse the yield. »
Sans tolérance aux défauts, un processeur de la taille du wafer entier ne yield pas. C’est pour ça que personne ne le faisait.
Maintenant : on garde la plaque
Cerebras, c’est une boîte de Sunnyvale (Andrew Feldman, Sean Lie, Jean-Philippe Fricker, 2016). Premier Wafer-Scale Engine en 2019. Troisième génération, WSE-3, en 2024, gravée chez TSMC en 5 nm. Le CS-4 de 2026 emporte une version WSE-3 Turbo — toujours la même idée physique.
L’idée : ne pas scier.
Le WSE-3 fait 46 225 mm². Cerebras dit ~50× un die GPU typique. Quatre mille milliards de transistors. Environ 970 000 cœurs au total, 900 000 actifs (93 %). Chaque cœur fait 0,05 mm² — Cerebras compare un grain de riz (cœur GPU) à un grain de poussière. Moitié de la surface : de la SRAM. 48 ko de SRAM locale par cœur. Pas de HBM hors puce.
Photo Cerebras, kit presse. Échelle réelle : une plaque qu’on tient comme un plateau.
Photo Cerebras. La grille, ce sont les régions de dies reliées, pas découpées. Les points noirs sont des vias, pas des puces mortes.
Le wafer a quand même des défauts — Cerebras estime ~60 défauts aléatoires sur un 300 mm actuel. Au lieu de jeter la plaque, ils ont conçu pour ça :
- Cœurs minuscules. Un défaut tue un cœur, pas un GPU entier. Moins d’un dix-millième de pourcent de la plaque.
- Redondance fine. ~7 % des cœurs peuvent être éteints ; il en reste 93 % d’actifs. Plus que beaucoup de GPU (un H100 : 144 SM fabriqués, 132 activés, dit Cerebras).
- Mesh 2D. Le tissu qui relie les cœurs contourne un cœur ou un lien cassé.
Cerebras parle de plus de 100× de tolérance aux défauts vs un GPU beaucoup plus petit, sur le wafer entier. C’est leur chiffre, whitepaper du 17 octobre 2025.
| GPU typique (ordre de grandeur Cerebras) | WSE-3 | WSE-3 Turbo (CS-4) | |
|---|---|---|---|
| Silicium | ~800–1 600 mm² (1 ou 2 dies) | 46 225 mm², 1 wafer | même famille, 1 wafer |
| Transistors | B200 : 208 milliards (Cerebras) | 4 000 milliards | 4 000 milliards |
| Cœurs actifs | centaines de SM | ~900 000 | 900 000 |
| Mémoire | HBM hors du die | 44 Go SRAM on-chip | SRAM on-chip, bande passante doublée |
| Bande passante mémoire | HBM (bornée hors-puce) | 21 Po/s (blog Cerebras, 26 mars 2026) | 43,2 Po/s |
| Compute | — | — | 250 PFLOPS |
| Gravure | selon génération | TSMC 5 nm | même base, version Turbo |
Les colonnes WSE-3 / Turbo viennent des pages Cerebras (CS-4 (ouvre cerebras.ai dans un nouvel onglet), blog disaggregated (ouvre cerebras.ai dans un nouvel onglet), whitepapers). On n’a pas mesuré ça dans le labo YatoFix.
Schéma Cerebras. À gauche le wafer entier ; à droite, tout petits, les deux dies d’un B200.
Ce que ça change pour l’inférence
Là on peut dire ce que ça fait.
Quand tu envoies un prompt à un LLM, le GPU fait deux métiers différents :
- Prefill : il avale tout le prompt d’un coup, calcule le KV cache. Ça aime les FLOPS, le parallèle. Les GPU sont faits pour ça.
- Decode : il sort un token après l’autre. Chaque token dépend du précédent. Plus de parallèle. Ce qui compte, c’est relire les poids du modèle assez vite. Sur un GPU, ces poids vivent en HBM, à côté du die. Chaque token, ça traverse le packaging.
Cerebras (et maintenant AWS, NVIDIA/Groq, etc.) appelle ça l’inférence désagrégée : le prefill sur du compute classique (Trainium, GPU, Helios), le decode sur du silicium borné par la mémoire. Le 26 mars 2026, Cerebras le dit cash : le WSE-3 a la SRAM sur le chip, 21 Po/s, « roughly 1 000–2 000× » la bande passante effective d’un B200 encore collé à sa HBM. C’est leur comparaison, pas un bench YatoFix.
Schéma YatoFix. Le decode n’attend plus le bus HBM.
Donc l’inférence « beaucoup plus rapide » n’est pas magique. C’est : les poids ne sortent plus de la plaque pendant le decode. Moins de serialization, moins de switches, moins de synchro entre cartes. Cerebras le répète à Hot Chips 2026 : à petit batch, la comm GPU peut prendre autant de temps que le calcul.
Info
Les tok/s. Cerebras annonce, pour le CS-4, plus de 1 000 tokens/s sur des modèles de plus de 10 000 milliards de paramètres — en extrapolation de tests internes (blog CS-4, 18 août 2026). On ne recopie pas ça comme une mesure. Sur des modèles open plus petits, Cerebras a déjà publié des chiffres (ex. GPT-OSS 120B vs Blackwell, nov. 2025, via Baseten / Artificial Analysis). Tout ça dépend du modèle, de la quantif, du batch. YatoFix n’a pas de CS-4 sous la main.
Le CS-4 : trois wafers, un rack
Une fois la plaque comprise, le CS-4 est logique. Ce n’est plus « une carte dans un 4U ». C’est la plateforme Nexus :
- trois WSE-3 Turbo, chacun dans un « backpack » à l’arrière du rack ;
- convertisseurs d’alim à 0,5 mm du wafer, sans PCB sur le dernier trajet — Cerebras oppose ça aux ~50 mm d’un board GPU (100× plus près, presque 2× plus de courant au même voltage) ;
- eau dans chaque backpack, vannes sèches, le compute se swap sans vidanger le rack ;
- lien wafer-à-wafer annoncé à 2 µs ;
- jusqu’à 2× plus rapide que le CS-3, jusqu’à 10× plus de débit par watt (chiffres Cerebras) ;
- premiers envois « this quarter » au 18 août 2026.
Photo Cerebras, kit presse CS-4, août 2026. L’avant, c’est surtout l’alim partagée.
Photo Cerebras. Les trois blocs, c’est trois wafers. L’eau (jaune) et le compute sont à l’arrière.
Le « Wafer-Scale Backpack » : Cerebras dit 50 % de pièces en moins, 60 % de manu plus automatisée, déploiement en heures plutôt qu’en jours. C’est de l’intégration datacenter, pas un argument de bench.
Hot Chips 2026 (25 août) a aussi montré une feuille de route CS-5 (2027) et CS-6 (SRAM wafer + DRAM 3D). Ce n’est pas du matériel livré. On n’en fait pas un tableau de prix.
Ce que ce n’est pas
Attention
Ça ne rentre pas dans un PC. Pas de slot, pas de 4090 killer, pas de Mac Studio. C’est un rack refroidi à l’eau, vendu aux labs et aux clouds (AWS a annoncé le couple Trainium + CS-3 pour le prefill/decode). Si tu cherches de l’IA locale sur bureau, l’article Mac Studio M5 est le bon fil. Ici on parle d’une autre échelle.
Cerebras n’a pas « inventé l’inférence rapide ». Ils ont refusé de découper le silicium, puis ils ont collé la mémoire dans la plaque, puis ils ont mis trois plaques dans un meuble. Le 30×, on le prend comme claim constructeur + Artificial Analysis, pas comme vérité universelle.
Sources
- Introducing Cerebras CS-4 (ouvre cerebras.ai dans un nouvel onglet) — 18 août 2026
- Produit CS-4 (ouvre cerebras.ai dans un nouvel onglet)
- How Cerebras Solved the Wafer-Scale Yield Challenge (ouvre cerebras.ai dans un nouvel onglet) — 17 oct. 2025 (46 225 mm², 100× fault tolerance, 0,05 mm²/cœur, 970k/900k)
- The GPU Is Being Split in Half (ouvre cerebras.ai dans un nouvel onglet) — 26 mars 2026 (44 Go SRAM, 21 Po/s, prefill/decode)
- Ultrafast Frontier Inference, Hot Chips 2026 (ouvre cerebras.ai dans un nouvel onglet) — 25 août 2026 (0,5 mm vs 50 mm, Nexus, CS-5/CS-6 en roadmap)
- Kit presse (ouvre cerebras.ai dans un nouvel onglet) — photos WSE et CS-4
- Photos : Cerebras Systems. Schémas pédagogiques : YatoFix.
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